Intel于前几日举办了他们的架构日活动（今天解禁），在上个月的财务会议上公布7nm延期而引起股价大跌之后，这场活动可以说是尤为重要。Intel在这场活动上面介绍了他们接下来的产品、技术路线，覆盖了封装工艺、制程工艺、CPU内核微架构、x86SoC架构、FPGA芯片架构、X^e-LPGPU架构、傲腾、oneAPI、安全特性和CXL互联等方面的进展，可以说是一次非常全面的大型公开展示活动了。本文是系列报道的第一篇，首先来看看Intel在制程方面的新进展。

年初在CES大展上，Intel已经预告了TigerLake将会使用代号为10nm+的制程工艺进行生产，不过当时并没有给出关于这个10nm+工艺的详情。今天官方正式公布了这个神秘的10nm+制程的详情，并且还给它用上了全新的命名，称其为10nmSuperFin工艺。

首先要说明的是Intel10nm节点的混乱命名情况，在CannonLake上面，Intel实际已经推出了第一代的10nm制程，但是因为它的表现实在太糟糕了因此官方很快就不承认它是首代10nm工艺了，到IceLake上，Intel的10nm制程实际上已经发展到第二代了，如果按照14nm时代的命名，那它其实就是所谓的10nm+。不过因为种种原因，Intel在宣传口上面把IceLake的10nm制程称为初代，这也是TigerLake的10nm+的来由。

Intel制程路线，14nm真的有4个加号的版本

10nm那混乱的制程命名使得Intel给TigerLake的10nm+重新想了一个名字——10nmSuperFin，它结合了该工艺身上的两个新元素——SuperMIM和重新定义的FinFET工艺。这两个要素让10nmSuperFin成为了Intel制程发展历史上在单个工艺节点内进步最大的中间节点，相当于当年的初代14nm直接进步到14nm+++。我们先来看在FinFET工艺上Intel所做出的改良：

10nm制程的首个加强版被命名为10nmSuperFin

Intel制程发展历史上在单个工艺节点内进步最大的中间节点

在FinFET上面，Intel主要做出了三点改良，首先是改进了栅级制造工艺，提高了通道迁移率，从而能够让电荷更快地移动，提高晶体管的性能；其次是扩大了栅级间距，让晶体管能够承受更高的驱动电流；最后是改良了源级和漏极的晶体结构，使得其电阻降低，能够让更多的电流通过通道。其中扩大栅级间距这个办法在14nm时代就用过，效果很好。

另外还有两个改进点，一个就是新的SuperMIM电容，官方表示在同样的面积内，这种电容的容量比目前行业标准的MIM电容高出5倍，最终能够让晶体管的性能有大幅提升。Intel表示，这是他们首创的技术。另一个改进点是在金属堆栈的下层引入了新的阻隔材料，在变得更薄的同时，降低了30％的电阻，提升了互联性能。

综合以上的改动，最终Intel的10nmSuperFin制程较上代在晶体管性能上面有17~18％的提升，这个提升幅度是非常可观的，最终体现到产品上就是TigerLake会在频率表现上有很大进步。

在10nmSuperFin之后，Intel还规划了它的升级版，名为10nmEnhancedSuperFin，不过没有给出具体的细节，目前可以确认的是，TigerLake、X^e-LP和X^e-HPC的中间层将会基于10nmSuperFin制程，而X^e-HP、X^e-HPC的缓存层和SapphireRapids将会基于10nmEnhancedSuperFin工艺。