在台积电推出4nm制程之后，接下来就是3nm制程，事实上对于企业客户来说，相比较4nm，3nm制程更像是5nm的更新换代版，正常来说就应该是从5nm跳跃至3nm制程。目前台积电已经表示3nm完成了风险试产，即将进入到量产阶段，预计今年下半年开始量产。而台积电似乎也希望将3nm制程作为一个长寿的工艺制程进行看待，未来将会推出不同版本的3nm制程，比如说N3、N3B以及N3E，其中N3E照理来说应该是强化版，然而现在有消息称为了提升产品的良率以及降低设计成本，台积电计划将N3E作为青春版进行研发，从而加快研发进度。

作为晶圆制造中比较重要的一部分，光刻层的层数多少将会直接影响到晶体管的密度，根据目前的消息，台积电计划减少N3E的光刻层数量，原来计划推出25层的光刻层，而现在只有21层，当然更低的光刻层也就意味着设计难度的降低以及更高的产率，进而减少晶圆代工的成本，毕竟现在的消息称3nm制程的代工价格超过了30000美元，对于厂商来说是一个不小的负担。

当然更低的光刻层数也就意味着更低的晶体管密度，预计N3E将会比标准的N3工艺降低8%的密度，当然比目前5nm制程还是提升了60%的晶体管密度，同时得益于设计难度的降低，N3E制程工艺也将提前量产，预计在2023年第二季度商用，大家应该可以在2024年看到基于N3E所打造的芯片。